Logic synthesis and verification algorithms

Logic synthesis and verification algorithms

by Hachtel, Gary D.

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  • Full title :Logic synthesis and verification algorithms / by Gary D. Hachtel, Fabio Somenzi.

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  • Publication Date:[2005], ©1996.

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Notes

Titre de l'écran-titre (visionné le 12 mars 2008).

The Physical Object

  • Description:1 online resource

Edition Identifiers

  • ISBN:0306475928, 9780306475924
  • oclc:ocn757106874
  • LC Classification:TK7874.75
  • Dewey Decimal:621.39/5

Subjects

Circuit intégré Circuit intégré à très grande échelle Circuits intégrés -- Vérification Circuits intégrés à très grande échelle Circuits intégrés à très grande échelle… Computer-aided design computer-aided designs (visual works) Conception assistée par ordinateur Integrated circuits -- Verification Integrated circuits -- Very large scale… Livre électronique (Descripteur de form… Logic design -- Data processing Ressource Internet (Descripteur de form… Structure logique Structure logique -- Informatique Synthèse logique Test de circuits intégrés

Writers

Hachtel, Gary D. Somenzi, Fabio

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